chapter12

HARDWARE DESIGN

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VHDL LANGUAGE

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Overview

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Normative references

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Design entities and configurations

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Subprograms and packages

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Types

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Declarations

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Specifications

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Names

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Expressions

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Sequential statements

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Concurrent statements

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Scope and visibility

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Design units and their analysis

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Elaboration and execution

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Lexical elements

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Predefined language environment

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VHDL Procedural Interface overview

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VHPI access functions

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VHPI information model

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VHPI tool execution

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VHPI callbacks

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VHPI value access and update

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VHPI function reference

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Standard tool directives

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VERILOG LANGUAGE

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Overview

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Normative references

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Lexical conventions

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Data types

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Expressions

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Assignments

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Gate- and switch-level modeling

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User-defined primitives (UDPs)

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Behavioral modeling

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Tasks and functions

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Scheduling semantics

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Hierarchical structures

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Configuring the contents of a design

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Specify blocks

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Timing checks

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Backannotation using the standard delay format (SDF)

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System tasks and functions

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Value change dump (VCD) files

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Compiler directives

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Programming language interface (PLI) overview

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PLI TF and ACC interface mechanism (deprecated)

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Using ACC routines (deprecated)

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ACC routine definitions (deprecated)

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Using TF routines (deprecated)

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TF routine definitions (deprecated)

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Using Verilog procedural interface (VPI) routines

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VPI routine definitions

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Protected envelopes

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